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鸭脖娱乐app:基于模块化设计方法实现FPGA动态部分重构

发布时间:2021-05-05人气:
本文摘要:伴随着可编程控制器技术性的大大的发展趋势,FPGA被广泛运用于电子设计的各行各业。

伴随着可编程控制器技术性的大大的发展趋势,FPGA被广泛运用于电子设计的各行各业。新的设计方案观念和设计方法也被极大地明确指出和运用于,如FPGA的动态性一部分重构技术性。

说白了动态性重构就是指针对时钟频率转变的数据逻辑系统软件,其时钟频率逻辑的再次出现,并不是根据启用处理芯片内各有不同地区各有不同逻辑資源的人组来构建,只是根据对具有专业运行内存逻辑資源的FPGA,进行部分和全局性处理芯片逻辑的动态性重构而比较慢构建。动态性可重构FPGA器件在程序编写构造应该具有专业的特点,其內部逻辑块和内联线的变化能够根据载入各有不同的配备比特流文档来构建逻辑恢复。动态性一部分重构就是指重新部署FPGA的一部分地区,重构全过程中,FPGA一部分的运行状态也不受影响。

此方法扩大了重构范畴和模块数量,进而大大缩短了FPGA的重构時间。  运用于FPGA动态性一部分重构作用使硬件开发更加协调能力,可作为硬件配置的远程控制升級、系统软件容错机制和演变硬件配置及其通讯平台设计方案[1]等。动态性一部分重构能够根据二种方式构建:根据模块化设计方法(Module-BasedPartialReconfiguration)和根据差别的设计方法(Difference-BasedPartialReconfiguration),文中以根据模块化设计方案为例证表述构建一部分重构的方式。  1FPGA配备基本原理简述  文中对于Xilinx企业的FPGA进行科学研究,抵制模块化动态性一部分重构的器件族有Virtex/-II/-E和Virtex-IIPro。

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  Xilinx企业FPGA是根据SRAM加工工艺的,还包含配备逻辑块(CLBs),I/O块(IOBs),块RAMs,数字时钟資源和程序编写走线等資源[2]。CLBs是构造客户所需要逻辑的作用模块,IOBs获得PCB引腿与內部数据信号导线的模块。可编程控制器点到点資源获得走线地下隧道相接可配备元器件的輸出和键入到适度的互联网。  储存在內部配备储存器模块中的标值规定了FPGA构建的逻辑作用和互接方法。

VirtexFPGA的配备储存器是由配备佩(ConfigurationColumns)组成的,这种配备列以横着列阵的方法排列,如图所示1得到了Virtex-EXCV600E器件的配备佩包括图。配备储存器可分为五种配备佩:Center列包含四个全局性数字时钟的配备信息内容;2个IOB列储存位于器件左侧和右侧全部IOBs的配备信息内容;CLB列储存FPGA基础逻辑作用的配备信息内容;BlockSelectRAMContent列储存內部块RAM的配备信息内容;BlockSelectRAMInterconnect列储存內部块RAM间互联网的配备信息内容[3]。

    图1Virtex-EXCV600E的配备佩包括及详细地址  配备佩依据分派给它的配备详细地址(ConfigurationAddress)来传输速度。每一个配备佩在FPGA内都是有唯一的主详细地址(MajorAddress)室内空间。  FPGA的逻辑作用根据配备比特流(ConfigurationBitstream)来构建。

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针对动态性一部分重构作用而言,需要重构的配备逻辑是根据iTunes各有不同的一部分配备比特流来构建的。  2根据模块化动态性一部分重构FPGA的设计方法  说白了的FPGA模块化设计方案便是将系统软件依照一定标准区别成多个模块,随后对每一个模块各自进行设计方案、综合性,并将构建結果管束在事先设定好的地区内,最终将全部模块的构建結果有机化学的机构起來顺利完成全部系统软件的设计方案[4]。其区别模块的基本准则为:子模块作用较为独立国家,模块内部联系尽量紧密,模块间的相接尽量比较简单。

针对这些没法合乎模块区别规则的具有强悍內部关系的设计方案,不适合应用此设计方法。  FPGA模块化设计方案的优势取决于:精英团队式按段工作中进而加速全部新项目的项目进度;每一个子模块都必须协调能力用以综合性和构建专用工具独立国家进行提升,进而超出更优的提升結果;调节、变动某一子模块时,会危害别的模块的构建結果,保证 了全部设计方案的可靠性与可信性。  模块化设计方法用以Xilinx企业的ISE软件开发专用工具,常见HDL語言做为设计输出,高层模块描述设计方案的全局性逻辑,还包含设计方案的輸出/键入、全部子模块的黑盒子(BlackBox)申明及其子模块中间的相接关联。

说白了黑盒子申明是所说在高层模块中代表着对联模块进行端口号描述与数据信号特性申明,并不包括一切具体逻辑和时钟频率关联的描述。子模块一般来说也用以HDL語言描述,各自设计方案出各子模块的逻辑实体线并综合性所设计方案的子模块。因为子模块的輸出/键入并并不是全部设计方案的外界模块,因此 在综合性全过程中不可限令子模块放进I/O端口号,而仅在综合性高层模块时才放进I/O端口号。

最终将全部子模块的构建結果和高层的构建結果有机化学地的机构欢呼,顺利完成全部设计方案的构建。图2是根据模块化设计方法的步骤。    图2模块化设计流程  应用模块化设计方法构建FPGA的动态性一部分重构,最先进行模块区别,将设计方案的同样逻辑即经营全过程中不务必变动的逻辑区别到同样模块,将务必变动的一部分区别到可重构模块中。次之模块的放置方向和尺寸也是有允许,必不可少遵照一定的标准[5]:可重构模块的高宽比和器件的高度一致,从图1中能够形象化地强调模块必不可少包含全部配备佩;可重构模块的总宽大因此4个Slice(一个CLB包含2个完全一致的Slice),而且必不可少为4个Slice的倍率;假如可重构模块位于器件的最左侧或者最右侧的Slice列,则全部位于器件边沿的IOBs将做为可重构模块的資源;为了更好地提升设计方案的复杂性,可重构模块的总数理应尽量避免等。


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